作者: Campbell K. McLauchlan, Georgia M. Nixon, Julien M. Drouet, Xanda C. Kolesnikow, Seok-Hyung Lee, James Raftery, Karthik Siva, Stephen D. Bartlett, Benjamin J. Brown, Robin Harper

1. 核心物理图象

• 核心物理图象：这篇论文的核心问题是：当超导量子芯片上存在少量“坏”量子比特或耦合器时，我们还能不能运行一个完整的、大规模量子纠错码？

论文在 IBM 的 156 量子比特 heavy-hex 超导处理器 ibm boston 上，运行了一个为 heavy-hex 架构量身定制的 动态罗盘码（dynamic compass code）。这个码是“动态”的，因为它不保持一个固定的 stabilizer 群，而是通过四步周期测量序列不断改变瞬时 stabilizer 群，从而在 heavy-hex 这种低连接度、非方格子的架构上实现纠错。

论文的核心贡献是：证明了即使芯片上存在少数性能极差的量子比特和耦合器，通过“缺陷排除 + 噪声感知解码 + 泄漏后选择”这一套组合策略，仍然可以在整个 156 量子比特芯片上维持高保真的纠错存储和容错逻辑操作。 具体来说，他们把逻辑错误率降低了最高 35%（存储）和 56%（稳定性实验），并在晶格手术实验中通过预选择和后选择把逻辑 Bell 态保真度从约 59% 提升到超过 97%。

用一句话概括：“芯片上有坏点没关系，只要知道坏点在哪里、主动绕开它、并用好的噪声模型解码，大规模纠错仍然可以跑得很好。”

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2. 关键术语解释

• 动态罗盘码（Dynamic Compass Code）

• 定义：一种为 heavy-hex 量子比特阵列设计的动态/ Floquet 码。它不固定 stabilizer 群，而是通过一个四步周期序列测量 X 和 Z 校验算符，使瞬时 stabilizer 群随时间变化。X 校验通常是四体测量，Z 校验是二体测量。
• 在本文中的作用：它是本文的核心纠错码。相比标准 surface code 或 heavy-hex code，它在 heavy-hex 架构上具有更低的量子比特开销，并且在存储和稳定性实验中都有阈值。本文进一步设计了缺陷排除方案，让这个码可以在有坏点的芯片上继续运行。

• 缺陷排除（Defect Exclusion）

• 定义：主动识别芯片上性能极差的量子比特或耦合器，然后在纠错码的校验测量中不再使用这些组件，并通过重新设计校验算符（形成“超级 stabilizer”）来绕过它们。
• 在本文中的作用：这是本文最核心的工程创新之一。ibm boston 上量子比特 46 和 85 附近存在持续低性能的组件（CZ 门错误率比中位数高 2–3 个数量级，T1/T2 也最差）。作者通过缺陷排除，把 7×7 码的有效距离从 7 降到 5，但换来了逻辑错误率的大幅降低。实验表明，即使用 ACES 精确噪声模型，缺陷排除仍然带来约 27%–28% 的额外改进。

• 平均电路本征值采样（ACES, Averaged Circuit Eigenvalue Sampling）

• 定义：一种噪声表征方法，可以提取电路层特定的 Pauli 噪声模型，即不同电路层、不同同时操作的门的噪声 profile 不同。相比 IBM 提供的“报告噪声”（只给单个量子比特和耦合器的误差率，不区分电路层），ACES 能更准确地刻画实际 syndrome extraction 电路中的噪声。
• 在本文中的作用：ACES 噪声模型被用来初始化 BeliefMatching 解码器的先验概率。实验表明，ACES 噪声比报告噪声带来适度但一致的改进（例如在 7×7 存储实验中，Z 基逻辑错误率从 6.07% 降到 5.37%）。但论文也发现，当使用 ACES 时，软信息（soft information）的额外增益几乎消失，说明 ACES 已经足够准确。

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3. 主要贡献 (Key Contributions)

• 贡献一：在存在缺陷的 156 量子比特全芯片上实现了高保真纠错存储

• 作者在 ibm boston 上运行了 7×7 动态罗盘码的存储实验，使用了全部 156 个量子比特，无法避开坏点。通过缺陷排除 + ACES 噪声解码 + 泄漏后选择，他们在 Z 和 X 基下分别实现了 4.11% 和 2.56% 的每轮逻辑错误率，相比基线改进了 32.3% 和 35.2%。这是首次在如此大规模的 monolithic 超导芯片上，在存在明显缺陷的情况下，仍然达到与精心挑选区域的小码（5×5）相当甚至更好的性能。

• 贡献二：证明了缺陷排除对稳定性实验和容错逻辑的必要性

• 稳定性实验测试的是“测量逻辑算符”的能力，与晶格手术直接相关。作者发现，不排除缺陷时，稳定性失败概率在约 12 轮后进入平台期；而排除缺陷后，错误抑制可以持续到 30 轮，总体失败概率降低了 56%。这表明，对于测量型逻辑操作，缺陷是限制性能的瓶颈。

• 贡献三：在超导架构上实现了高保真度的晶格手术逻辑

• 作者在两个 3×3 码之间执行了晶格手术，制备逻辑 Bell 态。通过预选择滤波（排除泄漏和码空间制备失败）和逻辑间隙后选择，他们实现了 77.3%–84.5% 的 Bell 保真度下界；进一步结合后选择，保真度超过 97.6%，后选择产率为 27%。这是目前超导架构中在两个 d>2 纠错码之间进行晶格手术所报告的最高保真度之一。此外，他们还演示了逻辑态传讯，平均成功概率达到 98.25%。

• 贡献四：揭示了软信息、ACES 噪声和缺陷排除之间的相互作用

• 一个反直觉的发现是：软信息（来自 IQ 数据的测量概率）只在解码器使用“报告噪声”时才显著提升稳定性性能；一旦使用 ACES 噪声，软信息的增益几乎消失。 这意味着，对于未来实验，如果已经获得了精确的电路层噪声模型，可能不需要额外的软信息处理；反之，如果无法进行昂贵的 ACES 表征，软信息可以作为一种低成本的替代方案，达到接近 ACES 的解码精度。

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4. 研究方法 (Methodology)

• 硬件平台：IBM Quantum Heron 类超导量子处理器 ibm boston，156 量子比特，heavy-hex 连接，支持中电路测量，两比特门中值保真度约 99.7%。作者识别出量子比特 46 和 85 附近存在持续低性能组件。

• 纠错码：动态罗盘码，为 heavy-hex 架构设计。7×7 码用于存储实验，5×5 码用于稳定性实验。该码通过四步周期测量序列实现，X 校验为四体测量，Z 校验为二体测量。在缺陷附近，通过重新设计校验算符形成低权重的超级 stabilizer（最大权重 10 的 X 超级 stabilizer 和权重 8 的 Z 超级 stabilizer）。

• 缺陷排除策略：

• 对于量子比特 146（位于芯片底行），直接放置 7×7 码时避开底行即可。
• 对于量子比特 46 和 85（位于码中间），需要变形码：排除这些量子比特及其相邻耦合器，并进一步排除半隔离的数据量子比特（因为每个耦合器都连接一个二价量子比特，排除耦合器会导致相邻数据量子比特只剩一个耦合器，难以测量多个校验）。
• 排除缺陷后，7×7 码的 Z 和 X 距离分别降为 5 和 5（同时排除两个缺陷时），但仍保持纠错能力。

• 噪声表征与解码：

• ACES：提取电路层特定的 Pauli 噪声模型，用于初始化 BeliefMatching 解码器的先验概率。
• 报告噪声：基于 IBM 提供的每日校准数据，构建电路级 Pauli 噪声模型，保留单个量子比特和耦合器的误差率，但不区分电路层。
• 简单噪声模型：用于对照实验，全局均匀噪声模型。
• 解码器：主要使用 BeliefMatching 解码器（结合 belief propagation 和最小权完美匹配）。在部分实验中，使用 PyMatching 或相关 PyMatching 进行逻辑间隙后选择。

• 泄漏处理：

• 泄漏后选择：通过 IQ 数据拟合高斯混合模型，估计每个测量中量子比特泄漏到 |2⟩ 的概率。丢弃泄漏概率超过阈值（存储实验 0.9，稳定性实验 0.7）的 shot。
• 泄漏预选择：在晶格手术实验中，使用 Xslow 门（约 1 μs，亚 MHz 谱宽）进行预检查，过滤掉初始状态可能已经泄漏的 shot。此外，还预选择初始 stabilizer 测量为平凡结果的 shot，确保码空间制备成功。

• 稳定性实验：

• 构造 5×5 稳定性 patch，边界条件使得所有 X 校验的乘积在无噪声时等于 +1。通过测量这个乘积随轮数的变化来表征逻辑测量能力。稳定性实验的距离与 patch 大小无关，而与轮数线性相关。

• 晶格手术：

• 在两个 3×3 码（或 4×3 码）之间执行晶格手术，沿接缝测量 stabilizer，持续 5 轮（保持时间距离为 3，因为无中电路重置）。通过测量逻辑 Bell 态关联函数 ⟨Z̄₁Z̄₂⟩ 和 ⟨X̄₁X̄₂⟩ 来估计 Bell 保真度，并给出上下界。

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5. 实验结果与结论 (Results and Conclusion)

• 存储实验关键结果：

• 7×7 动态罗盘码在全芯片运行，结合 ACES 噪声解码、缺陷排除和泄漏后选择，Z 基和 X 基每轮逻辑错误率分别为 4.11% 和 2.56%，相比基线改进 32.3% 和 35.2%。
• 即使不进行泄漏后选择，最佳存储结果也达到 Z 基 4.4%、X 基 2.9%。
• 缺陷排除即使在使用精确 ACES 噪声时仍然带来显著增益（约 27%–28%），说明缺陷设定了性能下限，仅靠改进解码器无法突破。
• 7×7 码在缺陷排除后，其平均性能已经达到或超过 5×5 码的平均性能，表明缺陷排除策略是推动 monolithic 芯片进入亚阈值区域的关键。

• 稳定性实验关键结果：

• 不排除缺陷时，稳定性失败概率在约 12 轮后进入平台期；排除量子比特 85 后，错误抑制持续到 30 轮，失败概率降低 56%。
• 软信息仅在报告噪声下显著提升稳定性性能；使用 ACES 噪声时，软信息增益消失，两者结果不可区分。
• 稳定性实验的失败概率最低达到 15.3%，与之前在小 patch 上的结果相当。

• 晶格手术关键结果：

• 3×3 码晶格手术：仅预选择时 Bell 保真度下界 77.3%；结合逻辑间隙后选择，保真度超过 97.6%，后选择产率 27%。
• 4×3 码晶格手术：使用 belief propagation 收敛作为后选择滤波，Bell 保真度达到 95.8%–97.5%，产率 9.64%。
• 逻辑态传讯：预选择+后选择后平均成功概率 98.25%，相对产率 45.9%。
• 后选择后每轮平均探测器违规数仅从 1.16 降到 0.91，说明实验仍在积极纠错，而非仅仅选择“无错误”的 shot。

• 对领域的意义：

• 这篇论文证明了：在存在制造缺陷的 monolithic 超导芯片上，通过一套噪声感知的纠错策略，仍然可以维持高保真的纠错存储和容错逻辑。 这对于未来大规模量子处理器的制造良率问题给出了一个可行的工程解决方案。
• 缺陷排除策略对于 heavy-hex 这类低连接度架构尤为重要，因为缺陷避让比方格子更困难。本文为动态罗盘码设计了系统的缺陷排除方案，可以推广到其他 Floquet 码和低连接度架构。
• 晶格手术的高保真度结果（>97%）表明，预选择和后选择滤波可以显著提升逻辑门性能，这对于未来魔术态工厂和容错量子计算架构具有重要意义。

• 开放性问题与未来启示：

• 更好的解码器：本文只使用了 BeliefMatching。未来可以探索神经网络解码器或最大似然解码器，看是否能克服缺陷带来的性能下限，从而减少对缺陷排除的依赖。
• 泄漏的主动抑制：本文通过后选择处理泄漏，但未来设备需要快速、多能级重置或其他主动泄漏减少技术，以从根本上降低泄漏率。
• 组件均匀性：未来芯片制造需要提高组件均匀性，避免过多的缺陷排除。更大的量子比特连接度可以增加对缺陷的容忍度，但也会带来新的工程挑战。
• 软信息与 ACES 的适用边界：软信息在 ACES 噪声下增益消失这一现象，需要在更多实验和码型中验证其普适性。如果成立，未来实验可以优先选择 ACES 表征而非软信息处理。
• 更大规模的纠错原语：未来需要在更大规模的芯片上演示魔术态注入与蒸馏、更多 Clifford 操作，以及实时精确解码。

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6. 论文标签 (Tags)

量子纠错, 物理硬件, 量子信息, 编译与优化, 模拟

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原文链接： Error-Corrected Memory and Logic on a Heavy-Hex Superconducting-Qubit Processor